在人工智能（AI）、機(jī)器學(xué)習(xí)（ML）和數(shù)據(jù)挖掘的狂潮中，我們對(duì)數(shù)據(jù)處理的渴求呈現(xiàn)出前所未有的指數(shù)級(jí)增長(zhǎng)。面對(duì)這種前景，內(nèi)存帶寬成了數(shù)字時(shí)代的關(guān)鍵“動(dòng)脈”。其中，以雙倍數(shù)據(jù)傳輸速率和更高的帶寬而聞名的DDR（Double Data Rate）技術(shù)作為動(dòng)態(tài)隨機(jī)存取存儲(chǔ)器（DRAM）的重要演進(jìn)，極大地推動(dòng)了計(jì)算機(jī)性能的提升。從2000年第一代DDR技術(shù)誕生，到2020年DDR5，每一代DDR技術(shù)在帶寬、性能和功耗等各個(gè)方面都實(shí)現(xiàn)了顯著的進(jìn)步。

　　如今，無論是PC、筆電還是人工智能，各行業(yè)正在加速向DDR5新紀(jì)元邁進(jìn)。今年，生成式AI市場(chǎng)蓬勃發(fā)展，用于大型模型應(yīng)用的AI服務(wù)器大力推動(dòng)了對(duì)DDR5的需求。隨著內(nèi)存市場(chǎng)需求的回暖，內(nèi)存芯片供應(yīng)商們已著手在今年第4季度全面拉高DDR5產(chǎn)能，逐步取代現(xiàn)今的DDR4。

　　DDR5的新時(shí)代已經(jīng)來臨，然而，一些挑戰(zhàn)也阻礙了產(chǎn)業(yè)的進(jìn)一步發(fā)展。

　　超高速性能背后的設(shè)計(jì)挑戰(zhàn)

　　2020年7月，DDR5內(nèi)存技術(shù)標(biāo)準(zhǔn)正式發(fā)布，標(biāo)志著內(nèi)存技術(shù)開啟了新的篇章。DDR5以更高的帶寬和性能吸引了廣泛的關(guān)注。與之前的DDR4相比，DDR5的最大優(yōu)勢(shì)在于它顯著降低了功耗，同時(shí)將帶寬提升了一倍。具體來看，DDR5當(dāng)前發(fā)布協(xié)議的最高速率已達(dá)6.4Gbps，其時(shí)鐘頻率也從1.6GHz增加到了3.2GHz。

　　當(dāng)我們深入探究DDR5的更多細(xì)節(jié)時(shí)，我們也發(fā)現(xiàn)這一新技術(shù)帶來了一些額外的技術(shù)挑戰(zhàn)。例如，DDR5的電源電壓相較于DDR4的1.2V降低了0.1V，達(dá)到了1.1V，雖然較低的電源電壓降低了功耗并延長(zhǎng)了電池壽命，但同時(shí)也帶來了一些技術(shù)挑戰(zhàn)，比如更容易受到噪聲的干擾，這使得信號(hào)完整性變得更具挑戰(zhàn)性，因?yàn)樾盘?hào)開關(guān)時(shí)電壓之間的噪聲余量更少，可能會(huì)因此影響到設(shè)計(jì)。

　　DDR5的另一個(gè)重大變化是，與DDR4的電源管理芯片（PMIC）集成在主板上的方式不同，DDR5將電源管理IC（PMIC）從主板上轉(zhuǎn)移到了雙列直插式內(nèi)存模塊（DIMM）上。這使得電源管理、電壓調(diào)節(jié)和上電順序在物理上更接近模塊上的存儲(chǔ)器件，這也有助于確保電源完整性（PI），并增強(qiáng)對(duì)PMIC運(yùn)行方式的控制。

　　此外，在數(shù)據(jù)位總數(shù)保持不變的情況下，DIMM的通道數(shù)從1個(gè)通道增加到2個(gè)通道也是一個(gè)重要的進(jìn)步，通過將數(shù)據(jù)分成兩個(gè)較窄的通道傳輸，可以更有效地生成和分配時(shí)鐘信號(hào)，從而來改善信號(hào)完整性。

　　顯然，DDR5標(biāo)準(zhǔn)的開發(fā)也考慮到了信號(hào)完整性問題，將PMIC轉(zhuǎn)移到模塊中也會(huì)發(fā)揮相應(yīng)的優(yōu)勢(shì)。然而，設(shè)計(jì)人員仍然需要考慮兼顧電源影響的信號(hào)完整性的整體效應(yīng)。如上文所述，DDR5具有高達(dá)6.4Gbps的數(shù)據(jù)速率和3.2GHz系統(tǒng)時(shí)鐘頻率，電源噪聲在這種高速操作中可能會(huì)引發(fā)更明顯的問題，對(duì)系統(tǒng)性能和穩(wěn)定性造成影響。如果分別進(jìn)行電源完整性和信號(hào)完整性分析，就可能會(huì)遺漏電源噪聲引起的問題。

　　因此，要想充分發(fā)揮DDR5的性能，必須在系統(tǒng)的所有關(guān)鍵點(diǎn)包括芯片、封裝和PCB進(jìn)行兼顧電源影響的信號(hào)完整性分析。但是，進(jìn)行這種層面的分析是一項(xiàng)復(fù)雜的任務(wù)，它對(duì)底層計(jì)算平臺(tái)如用于仿真分析的硬件、軟件工具都有很高的要求，也會(huì)使得總體的設(shè)計(jì)時(shí)間變得更長(zhǎng)，增加了設(shè)計(jì)的難度和復(fù)雜性。

　　充分釋放DDR5 的潛力

　　早在2005年，“兼顧電源影響”這一概念首次亮相，它是一種能夠同時(shí)分析信號(hào)與電源噪聲的先進(jìn)信號(hào)完整性仿真方法。兼顧電源影響的信號(hào)完整性解決方案必須考慮反射、串?dāng)_、時(shí)序和其他效應(yīng)，并配備相應(yīng)的仿真和規(guī)則檢查技術(shù)。值得注意的是，要想有效地實(shí)施兼顧電源影響的信號(hào)完整性仿真，需要在規(guī)則檢查和布線后的分析階段進(jìn)行，因?yàn)槠矫婧托盘?hào)的相互作用/耦合發(fā)生在布線完成之后。

　　因此，一個(gè)完整的兼顧電源影響的解決方案往往需要提供：一套針對(duì)信號(hào)衰減和電源對(duì)信號(hào)的影響的快速檢查方案；能夠模擬大型電路的時(shí)域仿真器（多個(gè)信號(hào)網(wǎng)絡(luò)和電源網(wǎng)絡(luò)的結(jié)果）；電源網(wǎng)絡(luò)和信號(hào)網(wǎng)絡(luò)的建模；高級(jí)輸入/輸出（I/O）緩沖器建模。

　　以電子設(shè)計(jì)自動(dòng)化（EDA）仿真領(lǐng)域企業(yè)Cadence推出的Sigrity X技術(shù)為例，據(jù)了解，Sigrity X技術(shù)不僅實(shí)現(xiàn)了芯片、封裝和PCB上的耦合信號(hào)、電源和接地信號(hào)的精確提取，還能同時(shí)針對(duì)反射、損耗、串?dāng)_和同步開關(guān)輸出（SSO）效應(yīng)進(jìn)行高效仿真。采用Sigrity技術(shù)的設(shè)計(jì)人員能迅速將晶體管級(jí)模型轉(zhuǎn)換為考慮電源影響的行為級(jí)IBIS模型，從而在幾個(gè)小時(shí)之內(nèi)就能提供精準(zhǔn)、高效且全面考慮電源影響的仿真，大大縮短了原本需要數(shù)天的設(shè)計(jì)周期。

　　科技的每一次飛躍，在帶來技術(shù)提升的同時(shí)，也不可避免地為設(shè)計(jì)者埋下了新的挑戰(zhàn)。但是這些挑戰(zhàn)并非不可戰(zhàn)勝，相信隨著越來越多企業(yè)在這條賽道上的持續(xù)投入，未來會(huì)有更多新的成果被發(fā)掘。

關(guān)注讀覽天下微信， 100萬篇深度好文， 等你來看……